电路设计模块化与设计重利用
2)子电路PORT定义好以后，根据PORT建立子电路原理图的BLOCK。TOOLS—generate view…点击generate symbols，产生子电路的原理符号。打开该项目库管理工具中的Part Developer原理符号建库工具，根据设计功能需要，调整管脚位置。
3)子电路的物理映射(Package)。在Proiect Setup中，定义Subdesign，建立子电路模块时只需要定义Generate Subdesign，如图3所示，将子电路设计名称定义在Subdesign栏。
4)子电路的布局布线和其他电路设计是一样的，合理规划布局、叠层、布线，PCB各项检查没有问题以后，点击菜单Tools-CreateModule如图4所示(该功能只有Cadence ALLEGRO GXL才有)，定义模块名称和原理设计名称一致，产生*．mdd文件。
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