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Cadence Design Systems 开发了一种动态功率分析（DPA）应用程序，该应用程序可以扩展到具有超过 400 亿个门的芯片设计，例如 Nvidia 最新的 Rubin GPU。

DPA 在 Palladium Z3 模拟器上运行，以在几小时内以 97%的精度评估设计在数十亿个周期内的动态功耗。

功率分析是 AI 芯片（如 Nvidia 的 Blackwell 和 Rubin GPU）的主要挑战之一。不同的 AI 工作负载在不同时间对芯片设计的不同部分造成压力，因此在进行芯片提交到硅之前，尽可能多地跨周期进行全面芯片分析至关重要。

早期对芯片功耗的建模使工程师能够在避免因功率网络过大或过小而导致的延误的同时提高能源效率。

本周有报道称，英伟达的下一代 Rubin 芯片 需要重新流片。该芯片于 6 月在台积电的 N3P 高性能 3 纳米工艺上完成流片。现在报道说需要进行额外的流片以提升性能以匹配 AMD 计划中的竞争对手处理器，这表明需要重新设计底层硅片设计，而不是金属层。

“我们认为 Rubin 可能会延迟，”富邦金融的分析师 Shang Shuerman 在一篇研究报告中表示。“Rubin 的第一版已经在 6 月底完成流片，但英伟达现在正在重新设计芯片以更好地匹配 AMD 即将推出的 MI450。”

拟于9月底进行流片将把首批样品推迟到2026年，但这仍将使英伟达按照原计划在明年年底前发货。该公司表示其开发进展顺利。

“我们预计下一次流片计划将在 9 月底或 10 月，根据流片计划，Rubin 芯片在 2026 年的产量将有限，”尚先生说。

DPA 功耗应用程序与 Cadence Palladium Z3 企业仿真平台协同工作，该平台基于一组定制仿真处理器。这组处理器可以仿真高达 480 亿门的芯片的 RTL 和门级设计。这为芯片级功耗估算提供了支持，以识别峰值并在长时间处理中计算平均值，使设计人员能够在功耗和性能之间进行平衡。

这尤其重要，因为预期 Rubin GPU 芯片在未优化的 N3P 工艺上功耗将达到约 700W。带有 HBM4 内存的多芯片 Rubin 预计将达到 1.8kW，而四芯片 Rubin Ultra 预计将达到 3.6kW。这突出了在相同的散热封装内提供更多性能的挑战，这也是为什么功耗分析合作如此关键。

功率分析对于在 TSMC 系统集成芯片（SoIC）工艺上使用衬底封装设备也至关重要，而不是当前 Blackwell GPU 使用的晶圆上衬底工艺的 CoWoS 芯片。

Cadence 早在 2016 年就在 Z1 上首次实现了 DPA 应用程序，在需要分析人工智能芯片之前很久。DPA 支持通用电源格式（CPF）和 IEEE 1801 电源格式。

该模拟器于 2024 年底推出，使用 Nvidia BlueField 数据处理单元（DPU）和量子 Infiniband 互连系统连接到基于 AMD Ultrascale FPGAs 的 Protium X3 FPGA 原型系统。FPGAs 运行设计合成的 RTL，以允许软件在硅片可用之前在设计上运行。

“Nvidia 多年来一直利用 Cadence Palladium 模拟器进行我们的早期软件开发、硬件-软件验证和调试任务，”Nvidia 硬件工程副总裁 Narendra Konda 表示。

“Cadence 和 NVIDIA 正在基于我们长期合作中引入变革性技术的悠久历史，” Cadence 企业副总裁兼总经理 Dhiraj Goswami 表示。“这个项目重新定义了界限，在两到三小时内处理数十亿个周期。这使客户能够自信地满足激进的性能和功耗目标，并加速他们的硅片上市时间。”

关键词： Cadence 英伟达 GPU

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