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第一部分 静态非理想特性

几乎所有的书籍资料，在讲解MOSFET的时候，都喜欢先从微观结构去分析MOSFET基于半导体特性的各种结构，然后阐述这些结构导致其参数的成因。但是这种方式对于物理基础较弱的应用型硬件工程师是非常不友好的，导致大家看了大量的表述没有理解，没有汲取到营养。各种三维、二维的图形，各式各样，也不统一。

本章节，我们从应用的角度，来看我们选择一个开关的器件，当选择了一个MOSFET之后，他并不是一个完全理想的开关器件。通过其不理想的地方，理解他的一些关键参数。后续的内容，我们再通过微观结构去理解一下导致这些参数的原因。先知道是什么样的，再理解为什么会导致这个样，更易于帮助大家理解。

前文，我们已经提到我们在开关电源中选择增强型N-MOSFET，我们希望他是一个理想的开关。要么完全打开（打开时，电阻值为∞），要么完全闭合（闭合时，电阻值为0），而且打开和关闭的过程是瞬间完成的，不需要开关过程的时间。

首先在完全“开”和完全“关”的状态，MOSFET就是不理想的，这里涉及他的两个参数。

1、IDSS：零栅压漏极电流

IDSS是指在当栅源电压为零时，在特定的漏源电压下的漏源之间泄漏电流。即，刚刚我们描述的在MOSFET在完全“打开”的状态，栅极（G极）和源极的压差为0的时候，此时有漏电流通过MOSFET。也就是说MOSFET在截止的时候，没那么理想，会“漏电”。

既然泄漏电流随着温度的增加而增大，IDSS在室温和高温下都有规定。漏电流造成的功耗可以用IDSS乘以漏源之间的电压计算，通常这部分功耗可以忽略不计。特别是对于大功率开关电源，这点功耗在总功耗中的比例非常小。

2、RDS(on)：导通电阻

RDS(on)(Static
Drain-to-SourceOn-Resistance,静态通态电阻)是MOSFET充分导通时漏-源极之间的等效电阻。即，我们刚刚说的在开关完全闭合时，电阻不为0,有一个小电阻就是这个RDS(on)。在非饱和状态DS之间的电压是随着栅极偏置电压VGS的提高而降低的到饱和导通状态时达到最低值。在饱和导通状态,如果忽略温度的变化RDS(on)几乎不受漏极电流的影响。换言之，一定温度条件下,饱和导通的MOSFET的RDS(on)几乎是一个定值。

根据欧姆定律不难明白，RDS(on)是MOSFET导通功耗的决定性因素。低电压规格的MOSFET的RDS(on)很低,这就意味着在开关状态下，低电压规格的MOSFET的自身功耗很低,这是MOSFET近年来发展迅速的主要原因之一。

它是一个非常重要的参数，决定了MOSFET导通时的消耗功率。此参数一般会随结温度的上升而有所增大。故应以此参数在高工作结温条件下（最恶劣条件下）的值作为损耗及压降计算。

在MOSFET的制造工艺中，为了获得更低的RDS(on)，会牺牲其他的性能，例如：DS之间的击穿电压VDDS。

RDS(on)越小的器件,制作的开关电源效率越高。但耐压高的MOSFET，RDS(on)也大，所以限制了 低RDS(on)的MOSFET在高电压开关电源中的应用。另外,漏极电流Id增加, RDS(on)也略有增加; 栅压Vgs升高, RDS(on)有所降低。一般所有型号的MOSFET在说明书的显著位置给出的Rps(on)值均是指特定的测试条件下的值。器件资料中标定的在特定RDS(on),是特定条件下测试的结果，一般VGS（一般为10V）、结温及漏极电流的条件下，MOSFET导通时漏源间的最大阻抗。

3、VGS(th)或VGS(off)：阈值电压

如果我们把MOSFET看成是一个开关，则控制这个开关的打开或者关闭，也是需要一定的条件的。并不是一点能量都不需要就可以对MOSFET进行控制。这个控制的条件就是VGS(th)或VGS(off)：阈值电压。

VGS(th)是指加的栅源电压能使漏极开始有电流，或关断MOSFET时电流消失时的电压。当外加控制栅极-源极之间的电压差Vgs超过某一电压值，使得这个开关开始打开的时候时，该值表示为Vgs(th)。对于器件厂家给出这个参数的时候，通常将漏极上的负载短接件下漏极电流 Id等于1mA时的栅极电压定义为阈值电压。

一般来讲,短沟道MOSFET的漏极和源极空间电荷区对阈值电压的影响较大，即随着电压增加,空间电荷区伸展,有效沟道长度缩短,阈值电压会降低。因为工艺过程可影响Vgs(th),故Vgs(th)是可以通过改动工艺而调整的。当环境噪声较低时,可以选用阈值电压较低的管子,以降低所需的输入驱动信号电压。当环境噪声较高时,可以选用阈值电压较高的开关管,以提高抗干扰能力。阈值电压一般为1.5~5V。

结温对阈值电压有影响，大约结温每升高45℃，阈值电压下降10%，温度系数为

正常情况下，所有的MOS栅极器件的阈值电压都会有所不同。因此，VGS(th)的变化范围是规定好的。VGS(th)是负温度系，当温度上升时，MOSFET将会在比较低的栅源电压下开启。

早期低Vgs（th）的MOSFET几乎没有，所以一般我们需要用单片机控制电源通断的电路都需要先通过一个三极管转成高压控制信号再控制MOSFET。但是随着低Vgs（th）的MOSFET的普及，可以直接对MOSFET进行控制。

4、结电容

因为是半导体，就有PN结，有PN结，就有结电容。当然根据我们刚刚的方法，先不管微观模型。我们先从宏观上看一下结电容等效到MOSFET三个电极之间的等效电容。

尽管结电容的容量非常小,对电路稳定性的影响却是不容忽视的，处理不当往往会引起高频自激振荡。更为不利的是,栅控器件的驱动本来只需要一个控制电压而不需要控制功率,但是工作频率比较高的时候,结电容的存在会消耗可观的驱动功率，频率越高,消耗的功率越大。

这也就是我们通常认为，MOSFET的GS两极之间是一个高阻值的电阻，但是在设计开关电源的时候，我们通常需要加粗Gate极的PCB走线。保障在开关的过程中，驱动MOSFET的瞬间电流比较大，有足够的通流能力。这正是因为极间等效电容的存在。

当然这个过程不简简单单是对电容进行充电，还存在更复杂的过程。

5、VGS(th)，VGS(off)：阈值电压

VGS(th)是指加的栅源电压能使漏极开始有电流，或关断MOSFET时电流消失时的电压，测试的条件（漏极电流，漏源电压，结温）也是有规格的。正常情况下，所有的MOS栅极器件的阈值电压都会有所不同。因此，VGS(th)的变化范围是规定好的。VGS(th)是负温度系数，当温度上升时，MOSFET将会在比较低的栅源电压下开启。

6、IGSS ―栅源漏电流

IGSS是指在特定的栅源电压情况下流过栅极的漏电流。

第二部分 动态电特性

Ciss ：输入电容

将漏源短接，用交流信号测得的栅极和源极之间的电容就是输入电容。Ciss是由栅漏电容Cgd和栅源电容Cgs并联而成，或者Ciss = Cgs +Cgd。当输入电容充电致阈值电压时器件才能开启，放电致一定值时器件才可以关断。因此驱动电路和Ciss对器件的开启和关断延时有着直接的影响。

Coss ：输出电容

将栅源短接，用交流信号测得的漏极和源极之间的电容就是输出电容。Coss是由漏源电容Cds和栅漏电容Cgd并联而成，或者Coss = Cds +Cgd对于软开关的应用，Coss非常重要，因为它可能引起电路的谐振

Crss ：反向传输电容

在源极接地的情况下，测得的漏极和栅极之间的电容为反向传输电容。反向传输电容等同于栅漏电容。Cres =Cgd，反向传输电容也常叫做米勒电容，对于开关的上升和下降时间来说是其中一个重要的参数，他还影响这关断延时时间。电容随着漏源电压的增加而减小，尤其是输出电容和反向传输电容。

Qgs, Qgd, 和 Qg ：栅电荷

栅电荷值反应存储在端子间电容上的电荷，既然开关的瞬间，电容上的电荷随电压的变化而变化，所以设计栅驱动电路时经常要考虑栅电荷的影响。

Qgs从0电荷开始到第一个拐点处，Qgd是从第一个拐点到第二个拐点之间部分（也叫做“米勒”电荷），Qg是从0点到VGS等于一个特定的驱动电压的部分。

漏电流和漏源电压的变化对栅电荷值影响比较小，而且栅电荷不随温度的变化。测试条件是规定好的。栅电荷的曲线图体现在数据表中，包括固定漏电流和变化漏源电压情况下所对应的栅电荷变化曲线。在图中平台电压VGS(pl)随着电流的增大增加的比较小（随着电流的降低也会降低）。平台电压也正比于阈值电压，所以不同的阈值电压将会产生不同的平台电压。

下面这个图更加详细，应用一下：

导通延时时间 (Turn-On Delay Time - td(on))

td(on) ：导通延时时间

导通延时时间是从当栅源电压上升到10%栅驱动电压时到漏电流升到规定电流的10%时所经历的时间。

• 栅极电容充电 (C_iss)： MOSFET的栅极与源极之间存在固有的寄生电容 (C_GS)，栅极与漏极之间也存在寄生电容 (C_GD)。初始充电阶段，驱动电路需要向C_GS和C_GD(此时V_DS高，C_GD较小) 注入电荷，以提升V_GS。

• 扩写定义： 当 MOSFET 的栅极驱动电压(V_DR) 开始上升，td(on)指的是从栅源电压(V_GS) 上升到其最终驱动电压 (V_DR) 的10% 那一刻开始计时，到漏极电流 (I_D)上升到其负载规定电流 (I_LOAD) 的10% 那一刻结束所经历的时间。它本质上是栅极电压开始有效建立后，到沟道开始形成并允许显著电流流动之前的初始延迟 。

• 物理原理与产生原因：

• 达到阈值电压 (V_th)：核心延迟发生在 V_GS从 0V 上升到器件的 阈值电压(V_th) 期间。只有当V_GS > V_th时，栅极下方的半导体表面才会开始形成反型层 （导电沟道的雏形）。在此之前，沟道尚未形成，I_D几乎为 0 (仅有极小的泄漏电流)。驱动电流 (I_G) 的大小和C_iss(C_GS+ C_GD) 的容量共同决定了这个充电速度。 *主要影响因素： 驱动电路的输出电流能力 (I_G)、栅极回路总电阻 (R_G)、栅源电容 (C_GS)、栅漏电容 (C_GD- 在V_DS高时较小)、器件的阈值电压 (V_th)。

关断延时时间 (Turn-Off Delay Time- td(off))

td(off) ：关断延时时间

关断延时时间是从当栅源电压下降到90%栅驱动电压时到漏电流降至规定电流的90%时所经历的时间。这显示电流传输到负载之前所经历的延迟。

• 定义： 当 MOSFET 的栅极驱动电压 (V_DR) 开始下降，td(off)指的是从栅源电压 (V_GS) 下降到其初始驱动电压 (V_DR) 的90% 那一刻开始计时，到漏极电流 (I_D) 下降到其负载规定电流 (I_LOAD) 的90% 那一刻结束所经历的时间。这反映了栅极控制信号开始撤除后，到沟道导电能力开始显著减弱之前的初始保持时间 ，是负载电流传输路径开始断开 的延迟。

• 物理原理与产生原因：

•  **栅极电容放电 (C_iss)：**驱动电路开始吸收栅极电容 ( C_GS和C_GD) 上存储的电荷，使V_GS下降。

• 脱离强反型区 (Overdrive)： V_GS从初始的过驱动状态 (V_GS(on) >> V_th) 下降到V_th以下需要时间。只要V_GS仍显著高于V_th，沟道就保持强导通状态，I_D基本维持I_LOAD（由负载和电源电压决定）。td(off)主要消耗在V_GS从V_GS(on)下降到V_th附近的过程中。此时V_DS仍然很低（MOSFET 导通时饱和压降），C_GD相对较大，也参与放电。

• 主要影响因素： 驱动电路的灌电流能力(I_G)、栅极回路总电阻 (R_G)、栅源电容 (C_GS)、栅漏电容 (C_GD- 在V_DS低时较大)、器件的阈值电压 (V_th)。

上升时间 (Rise Time - tr)*定义：

tr ：上升时间

上升时间是漏极电流从10%上升到90%所经历的时间。

tr指的是在导通过程中，漏极电流 (I_D) 从其负载规定电流 (I_LOAD)的10% 上升到90% 所经历的时间。它衡量了 MOSFET 一旦开始导通，电流从微小值迅速增大到接近满载值的能力和速度 ，反映了沟道导电能力快速增强 的过程。

• 物理原理与产生原因：* **米勒平台效应 (Miller Plateau)：**这是tr发生的关键阶段。随着I_D开始增加，V_DS必须开始下降（因为负载电流守恒）。V_DS的剧烈变化会通过 栅漏电容 (C_GD-或称米勒电容C_rss) 产生强大的位移电流 。这个电流I_G(CGD) = C_GD * dV_DS/dt会被驱动电路“吸收”。

• 栅极电压“停滞”： 在tr期间，驱动电路提供的很大一部分电流I_G并没有用来继续升高V_GS以增强沟道（这需要给C_GS充电），而是被用来抵消C_GD放电产生的位移电流（因为V_DS在下降）。这就导致了V_GS在一段时间内几乎保持恒定 ，形成一个电压平台，即米勒平台 (Miller Plateau) 。平台电压通常在V_GS略高于V_th的某个值。

• 沟道快速增强： 在米勒平台期间，虽然V_GS不变，但V_DS持续快速下降。当V_DS下降到接近器件导通电阻 (R_DS(on)) 决定的饱和压降 (I_D * R_DS(on)) 时，d(V_DS)/dt减慢，C_GD的位移电流需求减少，驱动电流重新主导给C_GS充电，V_GS继续上升（如果驱动电压允许），沟道进一步增强，I_D达到I_LOAD。

• tr的本质：tr主要就是米勒平台持续的时间。它由驱动电流I_G、米勒电容C_GD的大小（此时的C_GD值很重要，通常用测试条件V_DS下的C_rss或C_GD表示）、以及需要下降的漏源电压差 (ΔV_DS) 共同决定。公式近似为tr ≈ (C_GD * ΔV_DS) / I_G。

• 主要影响因素： 驱动电流能力 (I_G)、栅漏电容/米勒电容 (C_GD,C_rss)、漏源电压变化量 (V_DS(off)->V_DS(on))、栅极电阻 (R_G)。

下降时间 (Fall Time - tf)

tf ：下降时间

下降时间是漏极电流从90%下降到10%所经历的时间

• 定义： tf指的是在关断过程中，漏极电流 (I_ D) 从其负载规定电流 (I_LOAD) 的90% 下降到10% 所经历的时间。它衡量了 MOSFET 一旦开始关断，电流从接近满载值迅速减小到接近零的能力和速度 ，反映了沟道导电能力快速减弱 的过程。

• 物理原理与产生原因：

• 反向米勒效应： 关断时也存在米勒效应，但方向相反。随着沟道开始夹断，I_D开始减小，V_DS必须从导通压降开始上升。V_DS的上升 (dV_DS/dt > 0) 会通过C_GD产生位移电流I_G(CGD) = C_GD * dV_DS/dt，流入 栅极。

• **栅极电压“抬升”或“减缓下降”：**这个流入栅极的位移电流会**对抗**驱动电路试图拉低 `V_GS` 的努力。它会使 `V_GS` 的下降速度变慢，或者在特定阶段看起来“停滞”甚至略有抬升（这取决于驱动电路类型），形成一个不那么平坦的“关断米勒平台”。 * **沟道快速夹断：** 在 `tf` 期间，驱动电流`I_G` 和 `C_GD` 位移电流共同作用。驱动电流继续抽走 `C_GS` 和 `C_GD` 的电荷（降低`V_GS`），而 `C_GD` 位移电流则部分抵消这个效果。最终 `V_GS` 持续下降（尽管速度变慢），沟道迅速关闭，`I_D` 快速减小。

• tf的本质：tf主要是克服反向米勒效应、将V_GS从米勒平台电压（或附近）拉低到使沟道接近完全关闭所需的时间。它受驱动电流I_G(拉电流能力)、米勒电容C_GD、以及需要上升的漏源电压差 (ΔV_DS) 影响。公式近似为tf ≈ (C_GD * ΔV_DS) / I_G。注意C_GD在关断初期 (V_DS低) 较大。

• 主要影响因素： 驱动电路的灌电流能力 (I_G)、栅漏电容/米勒电容 (C_GD,C_rss)、漏源电压变化量 (V_DS(on)->V_DS(off))、栅极电阻 (R_G)。

第三部分 最大额定参数

最大额定参数，所有数值取得条件(Ta=25℃)

VDSS 最大漏-源电压

在栅源短接，漏-源额定电压(VDSS)是指漏-源未发生雪崩击穿前所能施加的最大电压。根据温度的不同，实际雪崩击穿电压可能低于额定VDSS。关于V(BR)DSS的详细描述请参见静电学特性.

VGS 最大栅源电压

VGS额定电压是栅源两极间可以施加的最大电压。设定该额定电压的主要目的是防止电压过高导致的栅氧化层损伤。实际栅氧化层可承受的电压远高于额定电压，但是会随制造工艺的不同而改变，因此保持VGS在额定电压以内可以保证应用的可靠性。

ID - 连续漏电流

ID定义为芯片在最大额定结温TJ(max)下，管表面温度在25℃或者更高温度下，可允许的最大连续直流电流。该参数为结与管壳之间额定热阻RθJC和管壳温度的函数：

ID中并不包含开关损耗，并且实际使用时保持管表面温度在25℃（Tcase）也很难。因此，硬开关应用中实际开关电流通常小于ID 额定值@ TC = 25℃的一半，通常在1/3～1/4。补充，如果采用热阻JA的话可以估算出特定温度下的ID，这个值更有现实意义。

IDM -脉冲漏极电流

该参数反映了器件可以处理的脉冲电流的高低，脉冲电流要远高于连续的直流电流。定义IDM的目的在于：线的欧姆区。对于一定的栅-源电压，MOSFET导通后，存在最大的漏极电流。如图所示，对于给定的一个栅-源电压，如果工作点位于线性区域内，漏极电流的增大会提高漏-源电压，由此增大导通损耗。长时间工作在大功率之下，将导致器件失效。因此，在典型栅极驱动电压下，需要将额定IDM设定在区域之下。区域的分界点在Vgs和曲线相交点。

因此需要设定电流密度上限，防止芯片温度过高而烧毁。这本质上是为了防止过高电流流经封装引线，因为在某些情况下，整个芯片上最“薄弱的连接”不是芯片，而是封装引线。

考虑到热效应对于IDM的限制，温度的升高依赖于脉冲宽度，脉冲间的时间间隔，散热状况，RDS(on)以及脉冲电流的波形和幅度。单纯满足脉冲电流不超出IDM上限并不能保证结温不超过最大允许值。可以参考热性能与机械性能中关于瞬时热阻的讨论，来估计脉冲电流下结温的情况。

PD -容许沟道总功耗

容许沟道总功耗标定了器件可以消散的最大功耗，可以表示为最大结温和管壳温度为25℃时热阻的函数。

TJ, TSTG-工作温度和存储环境温度的范围

这两个参数标定了器件工作和存储环境所允许的结温区间。设定这样的温度范围是为了满足器件最短工作寿命的要求。如果确保器件工作在这个温度区间内，将极大地延长其工作寿命。

EAS-单脉冲雪崩击穿能量

如果电压过冲值(通常由于漏电流和杂散电感造成)未超过击穿电压，则器件不会发生雪崩击穿，因此也就不需要消散雪崩击穿的能力。雪崩击穿能量标定了器件可以容忍的瞬时过冲电压的安全值，其依赖于雪崩击穿需要消散的能量。

定义额定雪崩击穿能量的器件通常也会定义额定EAS。额定雪崩击穿能量与额定UIS具有相似的意义。EAS标定了器件可以安全吸收反向雪崩击穿能量的高低。

L是电感值，iD为电感上流过的电流峰值，其会突然转换为测量器件的漏极电流。电感上产生的电压超过MOSFET击穿电压后，将导致雪崩击穿。雪崩击穿发生时，即使 MOSFET处于关断状态，电感上的电流同样会流过MOSFET器件。电感上所储存的能量与杂散电感上存储，由MOSFET消散的能量类似。

MOSFET并联后，不同器件之间的击穿电压很难完全相同。通常情况是：某个器件率先发生雪崩击穿，随后所有的雪崩击穿电流(能量)都从该器件流过。

EAR -重复雪崩能量

重复雪崩能量已经成为“工业标准”，但是在没有设定频率，其它损耗以及冷却量的情况下，该参数没有任何意义。散热(冷却)状况经常制约着重复雪崩能量。对于雪崩击穿所产生的能量高低也很难预测。

额定EAR的真实意义在于标定了器件所能承受的反复雪崩击穿能量。该定义的前提条件是：不对频率做任何限制，从而器件不会过热，这对于任何可能发生雪崩击穿的器件都是现实的。在验证器件设计的过程中，最好可以测量处于工作状态的器件或者热沉的温度，来观察MOSFET器件是否存在过热情况，特别是对于可能发生雪崩击穿的器件。

IAR - 雪崩击穿电流

对于某些器件，雪崩击穿过程中芯片上电流集边的倾向要求对雪崩电流IAR进行限制。这样，雪崩电流变成雪崩击穿能量规格的“精细阐述”；其揭示了器件真正的能力。

V(BR)DSS：漏-源击穿电压(破坏电压)

V(BR)DSS（有时候叫做VBDSS）是指在特定的温度和栅源短接情况下，流过漏极电流达到一个特定值时的漏源电压。这种情况下的漏源电压为雪崩击穿电压。

V(BR)DSS是正温度系数，温度低时V(BR)DSS小于25℃时的漏源电压的最大额定值。在-50℃, V(BR)DSS大约是25℃时最大漏源额定电压的90%。

关键词： MOS管 电路设计