电子产品世界

电力电子产品的销售额预计将在这十年及以后飙升。推动这一趋势的是电动汽车产量的增加和数据中心的增长，由于人工智能的采用，数据中心的电力需求更加苛刻。

对于使用电力电子的每种应用，提高其效率都是有益的。收益可能包括增加行驶里程、减少电费、减少供暖和减少碳足迹。

由于卓越的效率带来的这些优势，基于宽禁带半导体的器件越来越多地被采用。到目前为止，基于 SiC 的 MOSFET 创造了最多的收入，其中 MOSFET 因赢得电动汽车部署而成为头条新闻。

然而，尽管取得了很大的成功，SiC 器件也存在一些重大缺陷。它们包括 SiC 和 SiO 之间的接口₂，这远非完美。

图 1.Panasonic 的垂直 JFET 采用 p-GaN 屏蔽结构，由于反向传输电容降低，可实现卓越的开关。

横向氮化镓晶体管避免了这些问题，它已经通过主导移动设备快速充电市场而获得了可观的销售额。此类器件可以在大面积、低成本的硅衬底上生长，其优点之一是无需掺杂即可实现高水平的迁移率。相反，利用内部极化产生二维电子气体 （2DEG）。

这种横向器件是氮化镓晶体管的一个重要里程碑，提供了第一个“杀手级”应用——智能手机、平板电脑和笔记本电脑等产品的优质快速充电装置。但是，对于这些横向器件来说，超越这一点绝非易事，因为要达到输出电流和击穿电压的高值，从而达到输出功率的较高值是非常具有挑战性的。对于这种器件几何形状，高功率的关键设计考虑因素是电极的面积，以及器件表面的源极和漏极之间的间距。

提供了一条非常有前途的前进道路是一种新的架构，涉及从横向几何形状到垂直几何形状的转变。在过去几年中，许多团队一直在开发这些更紧凑的器件，源极和漏极被放置在基板的相对两侧，使设计工程师能够扩展晶体管的功率，同时不会显着增加其占地面积。

我们公司松下是垂直 GaN 晶体管的开拓者之一。我们开发了一种变体，即高功率垂直 GaN JFET，我们称之为 VJFET。它是使用 p-GaN/AlGaN/GaN 通道的再生长生产的。

为了使氮化镓器件在系统级充分发挥其潜力，它们有望帮助小型化和微调损耗，它们必须能够实现高速开关。控制这一关键指标的是反向转移电容（也称为栅极和漏极之间的电容），它会影响栅极和漏极之间的电容充电所需的镜像周期。

图 2.松下制造具有p-GaN屏蔽结构的垂直JFET的工艺。

传统的 VJFET 受到高反向传输电容的阻碍，这与栅极和漏极的相反放置有关。但我们最近通过对器件进行了突破性的改进来解决这个问题：在原生衬底上生长的常关 GaN VJFET 上添加 p-GaN 屏蔽（有关其结构的详细信息，请参见图 1）。

模拟见解
为了评估和了解该设备的优点和影响，我们模拟了它的性能。这是以传统的VJFET为基准的，VJFET将常关工作与低导通电阻相结合，并在V型槽上形成了重新生长的p-GaN栅极/AlGaN/GaN结构。

我们新型 VJFET 在 V 形槽上战略性地引入了 p-GaN 屏蔽层，该屏蔽层与源极具有相同的电位。对于该器件，栅极与 p-GaN 屏蔽结构分开在平面上形成。由于 p-GaN 阱和 p-GaN 屏蔽结构在栅极和漏极之间进行了有效的屏蔽，这种设计的反向传输电容远低于传统设计。

对两种形式的 VJFET 的仿真表明，我们对该晶体管的改进在很宽的漏源电压范围内显着降低了反向传输电容。在高达 500 V 的电压范围内，我们的器件具有远低于皮法拉的反向传输电容，而其传统器件的反向传输电容值为数十皮法。这些仿真还表明，缩短p孔边缘和p-GaN栅极之间的长度可以进一步降低反向转移电容。

图 3.p-GaN 屏蔽垂直 JFET 的扫描电子显微镜图像。我们的仿真还表明，对于带有 p-GaN 屏蔽的 VJFET，AlGaN 势垒的厚度对常关作有很强的影响，并且导通电阻较低。

通过对该器件进行建模，我们确定了栅源电压为 0 V 时导带的轮廓和 2DEG 的密度。这项工作表明，在栅极区域，20 nm厚的Al实现了完全耗尽_0.2加语_0.8N 阻挡层。同时，在倾斜区域，一个 Al_0.2加语_0.880 nm厚的N势垒能够形成高密度的2DEG和低通道电阻。

我们的模拟的进一步发现表明，除了削减反向转移电容外，我们在V型槽中的V形p-GaN屏蔽结构还通过放松p-GaN阱边缘的电场来抑制断态漏电流，该电场存在干法蚀刻过程造成的损坏。这项工作还确定，由于p-GaN屏蔽结构放松了电场，增加p-GaN阱底部和p-GaN屏蔽层底部之间的距离会降低p-GaN孔边缘的电场强度。然而，这种好处是需要付出代价的：随着 p-GaN 阱底部与 p-GaN 屏蔽层底部之间的距离延长，p-GaN 屏蔽层底部的电场强度增加。

基于这些发现，我们得出结论，需要进行实验研究来优化对氮化镓阱底部与对氮化镓屏蔽层底部之间的距离，同时实现低关断漏电流。

图 4.这款 p-GaN 屏蔽垂直 JFET 专为大电流作而设计，芯片尺寸为 2.9 mm x 2.6 mm。

设备制造...
制造我们的新型 VJFET 首先将块状 GaN 衬底装入 MOCVD 反应器中，并沉积 7 μm 厚的硅掺杂 GaN 漂移层，载流子浓度为 1.3 x 10¹⁶厘米^-3，然后是载流子浓度大于1.0 x 10的镁掺杂p-GaN孔¹⁹厘米^-3.使用这种异质结构，阻断电压应超过 900 V。

制造过程的后续步骤包括用电感耦合等离子体在外延片上蚀刻 V 形凹槽，并重新生长 Al_0.2加语_0.8N 和 GaN。我们改变了 Al 的厚度_0.2加语_0.8N 阻挡层从 50 nm 到 80 nm，并在栅极下方采用 20 nm 的三元厚度，通过电感耦合等离子体蚀刻进行部分去除来实现。

为了完成VJFET的制造，我们添加了p-GaN外延层，并选择性地蚀刻它以形成栅极和p-屏蔽结构。然后，我们对铝进行了选择性蚀刻_0.2加语_0.8N/GaN/p-GaN 孔形成源电极。最终器件在 GaN 衬底背面具有 Ti/Al 源电极、Pd/Au 栅极、p-GaN 屏蔽电极和 Ti/Al/Ti/Pt/Au 电极（制造过程概述见图 2，我们设备的扫描电子显微镜图像见图 3）。

图 5.p-GaN 屏蔽垂直 JFET 的导通状态（左）和关闭状态（右）直流输出特性。

...和表征
我们的晶体管的电气测量，其有效面积为 0.002 毫米²，显示阈值电压为 1.5 V。导通电阻随势垒层厚度的增加而减小，对于80 nm厚度，导通电阻和面积的乘积为1.23 mΩ cm².漏源电压范围内的关断漏电流图表明，当p-GaN阱底部与p-GaN屏蔽层底部之间的距离为200 nm，而不是0 nm或400 nm时，泄漏要小得多。对于 200 nm 的距离，漏源电压对漏电流影响很小，漏电流约为每平方厘米数十微安。

图6.p-GaN 屏蔽可大幅降低反向传输电容。

我们还评估了一款专为大电流工作而设计的 2.9 mm x 2.6 mm p 屏蔽 VJFET（见图 4）。该器件的最大漏极电流为 57 A，导通电阻为 58.6 mΩ，击穿电压为 972 V（见图 5）。令人鼓舞的是，在漏源电压为 500 V 时，反向传输电容仅为 2.92 pF，不到传统同类产品值的八分之一（见图 6）。此外，由于栅极面积减小，输入电容更低。

我们的 p 屏蔽 VFJET 的一个关键品质因数是其导通电阻和反向传输电容的乘积。该数字仅为 171 mΩ pF，低于市售 SiC MOSFET（见图 7）。

图7.使用数据手册中提供的数据，将松下 p-GaN 屏蔽垂直 JFET 与传统同类产品和 650 V SiC MOSFET 进行基准测试。
我们
使用电感负载研究了 p 屏蔽 VJFET 在 400 V 和 20 A 下的开关性能。导通值为 14.3 V ns^-1和 76.7 V ns^-1分别用于我们的传统和 p 屏蔽 VJFET。与传统设备相比，导通损耗降低了 75%。

基于广泛的结果组合，我们可以得出结论，我们的新型 VJFET 是服务于需要高功率和高速的应用的有前途的候选者。

关键词： p-GaN 屏蔽 开关速度