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20多年来，PCIe（外设组件互联Express）一直是连接服务器处理器、网卡、硬盘及其他组件的主导标准，这得益于该协议的低延迟和高带宽，以及PCIe在技术生态系统中日益增长的专业知识。它还将在定义下一代人工智能计算系统中发挥领导作用，通过提升性能并结合PCIe与光学技术。

原因如下：

PCIe转换正在加速

从2010年PCIe Gen 3（8 gigatransfers/秒，GT/s）的首次亮相到2017年发布PCIe Gen 4（16 GT/秒）之间，相隔七年。1而商业收养则花费了近十年时间2

以每秒（terabit）为准：PCIe标准的开发和采纳速度加快，以满足系统设计者所需的芯片间互连速度。

相比之下，PCIe 5.0（32 GT/秒）和 PCIe 6.0（64 GT/秒）的首次亮相仅相隔三年，商业采用也大致在同一时间进行。快进到今年：第一代PCIe 6.0产品发布的同时，PCIe 7.0规范（128 GT/秒）也在最终确定。1PCI特别兴趣小组（SIG）也已开始PCIe 8规范的前期工作。2Marvell已在OCP24展示了PCIe 7.0预标准128GT/s电气互连，在OFC25实现了光互连。

虽然对更大带宽的需求始于云时代，但随着人工智能的发展，这一需求变得更加紧迫。PCIe开发的加速步伐——以及协议专业知识的不断提升——有效地为提供高带宽的载体提供了一种在保持低延迟的同时，相较于其他通信协议的载体。

链接越来越长

历史上，PCIe链路通常位于1U到2U（机架单元）服务器的边界内。现在情况已经不同了。超大规模化者正在部署能够填满整个机架的系统，并且正在开发一个能占用四个或更多机架的系统。

PCIe 6.0有源电缆（AEC）可用于最长7米的链路，而PCIe 6.0有源光缆（AOC）则可延伸更远，内置了Marvell® Alaska ® P PCIe定时器。供参考，AEC是铜缆，端子集成了数字信号处理器（DSP），以提升信号完整性。AOC是带有DSP、放大器和驱动器以扩大覆盖范围的光缆。AOC更远，但额外的组件意味着更高的动力和成本。

AOC使链路足够长，用于扩展服务器。PCIe 不会是唯一的扩展型结构，但由于每个组件的事实输入输出（I/O）和低延迟特性，PCIe 肯定会成为领先选择之一。

在PCIe 7.0和8.0中，被动铜缆变得更不实用，即使是在机架内传输数据。据650集团介绍，PCIe增强型电缆预计将被更频繁地采用。3.

上图强调了铜线与光线的持续共存。PCIe 7.0 AEC电缆覆盖近六米，能够在升级系统中提供128 GT/秒带宽，覆盖一个甚至两个机架，并在PCIe 8.0机架内的系统中实现。共存也意味着基础设施设计上的更多选择和灵活性。

PCIe也很可能会与新一代的光学设计理念相结合，如共封光学、近封装光学和车载光学。

一块Marvell PCIe 6.0重定时器（矩形芯片），安装在Luxshare的长距离电缆中。

它是拆分的首选协议

模块化服务器设计——CPU、网卡及其他组件通过PCIe连接在独立板上——在云端和企业服务器中已经相当普遍。在下一阶段的拆分中，预计会看到处理器设备、内存设备、网络设备、存储设备以及其他通过PCIe/CXL连接的系统。将组件类别划分为独立的设备可以提高设备利用率、降低成本，并有可能提升TCO。

拆分的关键在于开发系统，使互联不会影响延迟，从而影响整体性能。延迟影响需要最小化。PCIe 重定时器主要进行信号调理，在电缆覆盖范围和延迟之间保持良好平衡。如果性能下降，拆分可能就不划算了。

在FMS25上，Marvell和Micron现场演示通过2米被动电缆（DAC）仅有一个重定时器，将主机系统与PCIe 6.0 SSD连接起来。在展会三天期间，美光9650数据中心SSD的连接非常稳健，并持续以线路速率SSD表现（128KB平方公里读数接近27GB/s）。Marvell的Ashraf Dawood展示了演示并分享了结果。

Marvell-Micron PCIe 6.0 演示近距离：两米，一个重定时器，对整体延迟影响很小。

下一代连接

二十年来，PCIe主要在板级使用。但通过持续的开发和跨生态系统的协作，它已成为开发大规模架构和扩大光学连接在计算领域应用的关键技术之一。

关键词： PCIe